1. Jurnal [Daftar]
2. Alat dan Bahan [Daftar]
Gambar 1.1 Gambar Hardware
Dikarenakan sedang terjadi wabah Covid-19, maka praktikum dilaksanakan secara online menggunakan aplikasi Proteus.
3. Rangkaian Simulasi [Daftar]
4. Prinsip Kerja Rangkaian [Daftar]
Rangkaian di atas merupakan rangkain JK flip-flop (kiri) dan D flip-flop (kanan) yang berada di satu rangkaian. Dapat kita lihat kaki R dari kedua flip-flop terhubung ke switch no.1. S switch no.2. J switch no.3, 1CLk switch no. 4, K switch no.5, D switch no.6, 3CLK ke switch no.7. seperti yang bisa kita lilhat di sebelah kiri bawah gambar rangkaian. Tujuan kaki-kaki input dari flip-flop adalah untuk memberikan masukan logika 0 (off) atau 1 (on). D1 dan D2 mewakili output logika dari JK flip-flop, sedangkan D3 dan D4 mewakili output dari D flip-flop.
Tabel 1.1 Tabel Kebenaran JK flip-flop
Pada saat kondisi Asinkronus, terjadi saat kaki preset berlogika dan CLR berlogika 1, dan pada CLK, J, dan K dapat diabaikan. Ouput yang didapatkan akan berlawanan dengan input yang diberikan. Di kondisi prohibitted (terlarang), nilai logika input PS dan CLR atau Set dan Reset berlogika 0, maka kedua output akan menyala. Kenapa disebut terlarang, karena outputnya bernam Q dan not-Q, sudah seharusnya nilai keluaran logikannya berbeda. Ketika Kondisi Hold (tahan), kedua outputnya akan tetap mempertahankan nilai logika sebelumnya. Ini terjadi saat nilai logika di S dan R bernilai 1, clock dalam keadaan rise, pada J dan K berlogika 0. Pada kondisi SET, input R dan S berlogika 1, clock dapat mempengaruhi serta nilai logika kaki J 1 dan kaki K 0. Output yang didapat adalah Q berlogika 1 dan not-Q berlogika 0. Pada kondisi toggle, menghasilkan opposite state (logika yang berlawanan). Nilai logika keluaran akan terus berubah dan berlawanan sesuai dengan frkuensi berubahnya clock. Syarat yang harus dipenuhi untuk kondisi Toggle pada JK flip-flop adalah semua nilai logika input dari semua kaki adalah 1 dan clock juga diperhitungkan.
Tabel 1.2 Tabel Kebenaran D flip-flop
Dari tabel di atas dapat kita lihat bersama bahwa rangkaian D flip-flop tidak bisa menghasilkan mode Toggle.
5. Video Rangkaian [Daftar]
Video 1 Rangkaian Simulasi
Video 2 Video Ralat kondisi 4.5. dan 7
6. Analisis [Daftar]
- Jelaskan prisip kerja rangkaian JK flip-flop dan D flip-flop!
Rangkaian di atas merupakan rangkain JK flip-flop (kiri) dan D flip-flop (kanan) yang berada di satu rangkaian. Dapat kita lihat kaki R dari kedua flip-flop terhubung ke switch no.1. S switch no.2. J switch no.3, 1CLk switch no. 4, K switch no.5, D switch no.6, 3CLK ke switch no.7. seperti yang bisa kita lilhat di sebelah kiri bawah gambar rangkaian. Tujuan kaki-kaki input dari flip-flop adalah untuk memberikan masukan logika 0 (off) atau 1 (on). D1 dan D2 mewakili output logika dari JK flip-flop, sedangkan D3 dan D4 mewakili output dari D flip-flop.Tabel 1.1 Tabel Kebenaran JK flip-flopPada saat kondisi Asinkronus, terjadi saat kaki preset berlogika dan CLR berlogika 1, dan pada CLK, J, dan K dapat diabaikan. Ouput yang didapatkan akan berlawanan dengan input yang diberikan. Di kondisi prohibitted (terlarang), nilai logika input PS dan CLR atau Set dan Reset berlogika 0, maka kedua output akan menyala. Kenapa disebut terlarang, karena outputnya bernam Q dan not-Q, sudah seharusnya nilai keluaran logikannya berbeda. Ketika Kondisi Hold (tahan), kedua outputnya akan tetap mempertahankan nilai logika sebelumnya. Ini terjadi saat nilai logika di S dan R bernilai 1, clock dalam keadaan rise, pada J dan K berlogika 0. Pada kondisi SET, input R dan S berlogika 1, clock dapat mempengaruhi serta nilai logika kaki J 1 dan kaki K 0. Output yang didapat adalah Q berlogika 1 dan not-Q berlogika 0. Pada kondisi toggle, menghasilkan opposite state (logika yang berlawanan). Nilai logika keluaran akan terus berubah dan berlawanan sesuai dengan frkuensi berubahnya clock. Syarat yang harus dipenuhi untuk kondisi Toggle pada JK flip-flop adalah semua nilai logika input dari semua kaki adalah 1 dan clock juga diperhitungkan.Tabel 1.2 Tabel Kebenaran D flip-flopDari tabel di atas dapat kita lihat bersama bahwa rangkaian D flip-flop tidak bisa menghasilkan mode Toggle.
2.Jika saklar B0 berlogika nol, maka bagaimana kondisi dari output?
Tabel 3 Tabel B0 = 0
Video 3 Video penjelasan soal analisis
7. Link [Daftar]
Download Materi HTMLDownload file Rangkaian Simulasi Proteus
Download Video Rangkaian
